SOI Wafer: Menor capacitância parasita, maior imunidade a latch-up, resistência à radiação aprimorada

 Informações do Produto

     
      O SOI (Silício sobre Isolante) é um wafer com estrutura de “sanduíche” composto por três camadas: a camada superior de silício, também conhecida como Camada Si Superior / Camada de Dispositivo, é usada para fabricar transistores; a camada intermediária é o Óxido Enterrado (BOX), que fornece isolamento elétrico; e a camada inferior é o substrato de suporte de silício (Wafer de Suporte/Substrato).

      Comparado com wafers de Si Bulk convencionais, os wafers SOI apresentam isolamento dielétrico completo, permitindo menor capacitância parasita e corrente de fuga, maior imunidade a latch-up, resistência à radiação aprimorada e menor consumo de energia. Como resultado, o SOI é um material de substrato chave para dispositivos de front-end de RF, dispositivos de potência, processos lógicos FD-SOI, fotônica, MEMS e outras aplicações avançadas de semicondutores.
          

         
 

Objetivos do Processo

      O objetivo principal da fabricação de wafers SOI é obter uma fina película de silício monocristalino sobre uma camada isolante, com espessura precisamente controlada, qualidade cristalina comparável ao silício bulk e uma superfície ultra-lisa que se aproxima da planicidade em nível atômico.

Especificamente, o processo visa:

      ① Controlar precisamente a espessura da camada de dispositivo e da camada BOX, com uniformidade de espessura em nível de nanômetro. Para FD-SOI, a camada superior de silício geralmente requer uma uniformidade de espessura na ordem de ±0.5 nm.

      ② Manter alta qualidade monocristalina na camada superior de silício, com baixa densidade de discordâncias, longo tempo de vida de portador minoritário e sem danos residuais na rede, como HDD.

      ③ Alcançar alta resistência de ruptura, baixa corrente de fuga e baixa densidade de estados de interface na camada BOX, com uma força de campo elétrico na ordem de >10 MV/cm.

      ④ Garantir uma interface de união livre de vazios, sem riscos de delaminação local, ao mesmo tempo em que fornece confiabilidade de longo prazo que atende aos requisitos do dispositivo.

      ⑤ Garantir que as partículas de superfície, contaminação metálica e rugosidade da superfície atendam aos requisitos de limpeza e qualidade para aplicações de semicondutores de grau IC.

                                                             


Comparação das Rotas de Fabricação de SOI Mainstream

 

Fluxo Detalhado do Processo Smart Cut™

Visão Geral do Processo:
Inspeção do Wafer de Silício de Entrada → Limpeza RCA → Oxidação Térmica (BOX) → Implantação de Íons de Hidrogênio → Limpeza / Ativação de Superfície → União de Wafers → Recozimento de Separação → Recozimento de Desidrogenação → Desbaste Bruto / Afinação → Acabamento CMP → Oxidação Sacrificial + Polimento Químico → Inspeção e Classificação → Limpeza Final e Embalagem



Etapa 1 | Inspeção do Wafer de Entrada e Limpeza RCA

Objetivo do Processo:Remover partículas, contaminantes orgânicos, íons metálicos e a camada de óxido nativo da superfície do wafer de silício, obtendo uma superfície limpa e hidrofílica (terminada em hidroxila) para oxidação subsequente e união de wafers.

Processo Principal:
SC-1 (NH₄OH/H₂O₂/DI para remoção de partículas e orgânicos)
→ DHF (HF diluído para remoção de óxido nativo)
→ SC-2 (HCl/H₂O₂/DI para remoção de contaminantes metálicos)
→ Enxágue por transbordamento + secagem por enxágue lento (SRD)

Produção Equipamento:

Sistemas de limpeza úmida em lote totalmente automatizados de 8/12 polegadas (Bancada Úmida), limpadores de wafer único como sistemas SDI e TEL, sistemas de limpeza assistida por ultrassom e secadores SRD.

Materiais e Produtos Químicos de Processo:
NH₄OH, H₂O₂, HCl e HF de grau eletrônico; água deionizada ultrapura (DIW, resistividade 18.2 MΩ·cm); e N₂ de alta pureza.                                     

                                           

Etapa 2 | Oxidação Térmica para Crescimento de BOX
Objetivo do Processo:

Crescer uma camada de óxido térmico de alta qualidade na superfície do Wafer Semente/Doador, que serve como camada de óxido enterrado (BOX) do wafer SOI final. A espessura típica varia de 25 nm a 3 µm, dependendo da aplicação. Por exemplo, alguns dispositivos de RF comumente usam um substrato de baixa resistividade combinado com uma camada BOX relativamente espessa.

A densidade do óxido, as características do estado da interface e a uniformidade da espessura afetam diretamente o isolamento elétrico e o desempenho de ruptura da camada BOX.

Processo Principal:
Uma sequência de oxidação térmica Seca-Úmida-Seca pode ser usada, tipicamente a 1000–1150°C. Para produtos de especificações mais altas, oxidação seca estendida pode ser empregada para obter uma camada de óxido mais densa e qualidade de interface aprimorada.

Equipamento de Produção:
Fornos de oxidação vertical, fornos de difusão horizontal e sistemas de oxidação térmica rápida RTP (RTO).

Materiais e Gases de Processo:
O₂ de alta pureza (≥99.999%), H₂ para geração de oxidação úmida com câmara de combustão, N₂/Ar de alta pureza para atmosferas inertes, tubos de forno de quartzo e barcos de wafer de SiC.

                                                  


Etapa 3 | Implantação de Íons de Hidrogênio — Núcleo do Smart Cut™

Objetivo do Processo:
      Íons de hidrogênio como H⁺, ou íons combinados H₂⁺/He⁺, são implantados através da camada de óxido no silício em uma profundidade controlada, formando uma microcavidade ou camada enfraquecida. Essa profundidade corresponde à espessura final da camada de dispositivo SOI.
      As energias típicas de implantação variam de 10–200 keV, com doses de implantação de aproximadamente 2×10¹⁶–8×10¹⁶ íons/cm². A energia e a dose de implantação influenciam a espessura da camada transferida e a qualidade final da superfície.

Controles Chave:

• Uniformidade de implantação dentro do wafer: <1%
• Resfriamento do wafer para evitar efeitos térmicos indesejáveis durante a implantação
• Estabilidade do feixe de íons
• Escaneamento de feixe eletrostático ou rotação do wafer em energias mais altas para melhorar a uniformidade da implantação

Equipamento de Produção:
      Implantação de íons de alta energia / alta corrente.

Materiais e Componentes:
      Gás H₂ de alta pureza para dissociação e ionização, componentes de blindagem de SiC/grafite e conjuntos de copo de Faraday.



                                                 

Etapa 4 | Limpeza de Superfície e Ativação por Plasma
Objetivo do Processo:
      Após a implantação de íons, a superfície do wafer é limpa para remover contaminantes. A superfície de implantação e a superfície do Wafer de Suporte são então ativadas por plasma, comumente usando plasma N₂/O₂/Ar, para aumentar a densidade de hidroxila da superfície e melhorar a capacidade de união, permitindo força de união inicial suficiente à temperatura ambiente.

Equipamento de Produção:
      Sistemas de ativação por plasma e união de wafers integrando uma câmara de plasma RF e uma câmara de união, juntamente com sistemas de limpeza de wafer único.

Materiais e Gases de Processo:
      Gases de processo N₂, O₂ e Ar de alta pureza, DIW e produtos químicos de limpeza dedicados.

Etapa 5 | União de Wafers
Objetivo do Processo:
      O Wafer Semente/Doador ativado, com a superfície de óxido/implantada voltada para baixo, é alinhado e colocado em contato com o Wafer de Suporte sob atmosfera controlada. Forças de Van der Waals e ligação de hidrogênio permitem a união direta à temperatura ambiente (União Direta / SDB). Vazios macroscópicos devem ser evitados na interface de união.

Controles Chave:

• Precisão do alinhamento de união
• Nível de vácuo da câmara
• Prevenção de aprisionamento de gás na borda do wafer
• Propagação da frente de onda de união do centro para a borda
• Força de união inicial

Equipamento de Produção:
      Sistemas de união de wafers do tipo cluster totalmente automatizados.

Materiais e Gases de Processo:
      N₂ e DIW de alta pureza.
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Etapa 6 | Recozimento de Separação e Recozimento de Desidrogenação
 

Objetivo do Processo :

① Recozimento de Separação: Geralmente realizado a 400–600°C. O aumento da pressão de hidrogênio dentro das microcavidades implantadas impulsiona a propagação de rachaduras, fazendo com que o Wafer Semente/Doador se divida ao longo da camada enfraquecida predefinida. A superfície de divisão resultante geralmente exibe rugosidade em escala nanométrica.

② Recozimento de Desidrogenação: Geralmente realizado a 900–1100°C para remover o hidrogênio residual da camada superior de silício, ao mesmo tempo em que fortalece ainda mais a interface de união Si–O–Si e aumenta a força de união geral.

Equipamento de Produção:

Fornos de recozimento em cluster, fornos de recozimento vertical e sistemas RTP.

Materiais e Gases de Processo:

N₂/Ar de alta pureza, com alguns processos usando atmosferas contendo traços de O₂; barcos de quartzo e tubos de forno.

Nota:

O wafer doador dividido pode ser reutilizado após polimento subsequente, que é uma das importantes vantagens de custo do processo Smart Cut™ em relação ao BESOI convencional.

                                                       

Etapa 7 | Desbaste Bruto (Rota BESOI) / Retificação
Objetivo do Processo:

      Para Smart Cut™, a superfície de divisão da camada superior de silício geralmente retém variações de superfície em escala nanométrica, portanto, uma etapa de retificação leve usando uma roda de retificação de diamante é realizada primeiro para remover irregularidades maiores da superfície.

      Para a rota BESOI, a camada superior de silício ligada é tipicamente retificada de aproximadamente 725 µm para a espessura alvo, que pode variar de vários micrômetros a várias dezenas de micrômetros, seguida por ataque úmido usando uma camada de parada de ataque adequada para controle de espessura mais fino.
 

Equipamento de Produção :

      Retificadoras de wafer de silício; sistemas de afinamento químico úmido também podem ser usados para o processo BESOI.

Materiais e Consumíveis de Processo:

      Rodas de retificação de diamante, pasta de retificação e agentes de ataque para processamento de parada de ataque na rota BESOI.
 

Etapa 8 | CMP — Polimento Químico Mecânico

Objetivo do Processo:

      O CMP é usado para reduzir ainda mais a camada superior de silício para a espessura alvo, ao mesmo tempo em que reduz a rugosidade da superfície para RMS < 0.15 nm, com base em uma varredura AFM de 1 × 1 µm, a fim de atender aos requisitos de planicidade global e local.

Esta etapa é um dos processos chave para alcançar excelente uniformidade de espessura da camada de dispositivo.

Controles Chave :

1. Taxa de polimento e seletividade

2. Detecção de ponto final em tempo real, como monitoramento de espessura por corrente de Foucault ou óptica

3. Gerenciamento da condição da almofada de polimento

4. Limpeza pós-CMP para evitar resíduos de partículas e metálicos
   
                                                             
    

Etapa 8 | CMP — Polimento Químico Mecânico

Objetivo do Processo:

O CMP é usado para reduzir ainda mais a camada superior de silício para a espessura alvo, ao mesmo tempo em que reduz a rugosidade da superfície para RMS < 0.15 nm, com base em uma varredura AFM de 1 × 1 µm, a fim de atender aos requisitos de planicidade global e local.

Esta etapa é um dos processos chave para alcançar excelente uniformidade de espessura da camada de dispositivo.

Controles Chave :

• Taxa de polimento e seletividade

• Detecção de ponto final em tempo real, como monitoramento de espessura por corrente de Foucault ou óptica

• Gerenciamento da condição da almofada de polimento

• Limpeza pós-CMP para evitar resíduos de partículas e metálicos

​Equipamento de Produção:

Sistemas de polimento CMP + limpadores pós-CMP.

Materiais e Consumíveis:

Pasta de polimento à base de sílica alcalina para polimento de silício, contendo abrasivos de sílica coloidal e modificadores de pH à base de KOH/amina; almofadas de polimento de poliuretano, DIW e condicionadores de almofada (esmerilhadeiras de disco).

​

Etapa 9 | Oxidação Sacrificial e Polimento Químico Final
Objetivo do Processo:

      Uma fina camada de óxido térmico é cultivada no silício superior acabado por CMP, consumindo aproximadamente 10–20 nm de silício. Isso transfere danos subsuperficiais (SSD) e microdefeitos residuais introduzidos durante o CMP para a camada de óxido, que é então removida usando HF.

Para produtos selecionados, um polimento leve adicional (Touch Polish / Final Polish) pode ser aplicado para melhorar ainda mais a qualidade da superfície.

      Esta etapa ajuda a reduzir a densidade de defeitos de superfície e a melhorar ainda mais a condição final da superfície do wafer.

Equipamento de Produção:
      Fornos de oxidação / sistemas RTO, sistemas de ataque e limpeza HF em lote e sistemas CMP de polimento final de wafer único (opcional).

Materiais e Produtos Químicos:
      O₂ de alta pureza, etchants tamponados BOE/HF, DIW e N₂.

Etapa 10 | Inspeção, Recozimento e Embalagem Final

Objetivo do Processo:

      Inspeções abrangentes de dimensional, elétrica, qualidade de superfície e visual são realizadas de acordo com as especificações do produto, seguidas pela classificação do produto, como Prime / Teste / Controle com base nos resultados da inspeção.

Após a limpeza final, os wafers são selados e embalados em ambiente controlado. A selagem a vácuo ou embalagem preenchida com nitrogênio pode ser usada para minimizar o risco de contaminação por partículas e ambiental durante o transporte e armazenamento.

Equipamento de Produção:

      Vários sistemas de inspeção e metrologia de wafer, juntamente com linhas de embalagem limpas, incluindo bancadas de trabalho limpas e equipamentos de carregamento automatizado de caixas de wafer.

Materiais de Embalagem:

      Transportadores de wafer como FOSB, G1000 e sistemas Empak de tipo aberto, sacos de embalagem limpos, N₂ de alta pureza e materiais de rotulagem.

Itens de Metrologia e Equipamentos
 

Principais Matérias-Primas e Consumíveis de Processo

Requisitos do Ambiente de Fabricação
 

①
Limpeza: CMP, limpeza, inspeção e embalagem devem ser realizadas em salas limpas ISO Classe 3–4 (Classe 1–10). As áreas de oxidação, recozimento e implantação de íons devem ser mantidas em ISO Classe 5–6 ou superior.

②
Temperatura e Umidade: Temperatura ambiente: 22±1°C; salas de metrologia são recomendadas a 20±0.5°C para maior precisão na medição da espessura do filme. Umidade relativa: 40%–50%; a área pré-união é recomendada a 45%±5% para manter condições estáveis de hidroxila na superfície.

③
Controle de Vibração: Áreas para CMP, medição óptica de espessura de filme e AFM devem usar fundações isoladas ou medidas de isolamento de vibração e cumprir os critérios de vibração ISO VC especificados pelos fabricantes de equipamentos, minimizando ruído de medição e padrões de superfície relacionados ao polimento.

④
UPW e Produtos Químicos: A água ultrapura (UPW) deve ter uma resistividade de 18.2 MΩ·cm a 25°C e TOC <5 ppb. Produtos químicos de grau eletrônico devem ser controlados de acordo com os padrões SEMI aplicáveis e podem ser fornecidos através de um sistema centralizado de gerenciamento e fornecimento de produtos químicos (CMS).

⑤ ESD e Contaminação Cruzada
Controle de ESD e Contaminação Cruzada: Wafers de alta resistividade são mais suscetíveis a efeitos eletrostáticos e atração de partículas; portanto, ionizadores, aterramento e outras medidas de controle de ESD são necessários. Equipamentos, fixações e consumíveis devem ser segregados entre diferentes especificações de dopagem para evitar contaminação cruzada e desvio de resistividade.

                                               


Conclusão
 

      Os wafers SOI são um exemplo clássico de “Material como Dispositivo”, onde uma fina película de silício com controle de espessura em nível de nanômetro influencia diretamente os limites de desempenho dos dispositivos semicondutores downstream.

Desde a limpeza RCA, que estabelece uma superfície inicial altamente controlada e livre de contaminação, até a implantação de íons de hidrogênio, que define precisamente a camada de divisão, e finalmente o CMP (Polimento Químico Mecânico) e a oxidação sacrificial, que criam uma superfície ultra-lisa e com poucos defeitos, cada etapa representa uma integração precisa de tecnologias de materiais, equipamentos e metrologia.

À medida que aplicações como FD-SOI, dispositivos de front-end de RF, fotônica de silício e dispositivos de potência de alta tensão continuam a se desenvolver, a fabricação de wafers SOI enfrenta requisitos cada vez mais rigorosos para controle de espessura da camada de dispositivo, desempenho do BOX, qualidade da superfície e gerenciamento de defeitos, impulsionando a tecnologia SOI para precisão cada vez maior, níveis de defeito mais baixos e confiabilidade aprimorada.


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