À medida que os data centers de IA, os sistemas sem fio 6G, as comunicações por satélite e o radar de alta resolução se movem em direção a frequências e larguras de banda mais altas, o silício CMOS convencional está sendo empurrado para perto de seus limites de desempenho.

O fosfeto de índio, o arsenieto de gálio e o nitreto de gálio podem fornecer maior ganho, potência de saída, frequência de operação ou eficiência de energia do que o silício em funções críticas de desempenho. No entanto, a fabricação de um sistema completo de grande área a partir de materiais semicondutores III-V é cara e difícil de escalar.

A integração de chiplets III-V oferece uma abordagem mais prática. Pequenos dies de InP, GaAs ou GaN podem ser usados apenas onde suas propriedades de material fornecem uma vantagem mensurável, enquanto uminterposer de silício de 300 mm forneceinterconexões de alta densidade, componentes passivos, vias através de silício e conexões para dispositivos CMOS.

Essa arquitetura combina o desempenho elétrico dos materiais III-V com a escala de fabricação e a densidade de roteamento da tecnologia de silício. Seu sucesso, no entanto, depende de muito mais do que apenas colocar dies diferentes no mesmo substrato.

A espessura do chiplet, a coplanaridade das pastilhas de ligação, a planicidade da superfície, a curvatura do interposer, a precisão do alinhamento, a expansão térmica e a remoção de calor afetam o desempenho e a confiabilidade do pacote final.

Por que integrar Chiplets III-V em Silício?

O silício CMOS oferece fabricação madura de 200 mm e 300 mm, alta densidade de transistores e custo de produção relativamente baixo. É altamente eficaz para lógica digital, controle, calibração, processamento de sinais e muitas funções de sinal misto.

Em frequências de onda milimétrica e sub-terahertz, o silício pode não fornecer a combinação necessária de ganho, potência de saída, desempenho de ruído e eficiência para todas as partes do sistema.

Os materiais III-V preenchem essas lacunas de desempenho.

Em vez de tentar fabricar lógica, amplificadores de RF, chaves, drivers ópticos e componentes passivos em um único material, cada função pode ser atribuída à tecnologia mais adequada.

Um sistema heterogêneo típico pode combinar:

• Silício CMOS para controle e processamento digital
• Silício-germânio BiCMOS para funções de sinal misto de alta velocidade
• Chiplets de InP para amplificação de ultra-alta frequência
• Chiplets de GaAs para funções maduras de micro-ondas e ondas milimétricas
• Chiplets de GaN para amplificação de RF de alta potência
• Fotônica de silício para transmissão de dados óptica
• Um interposer de silício para roteamento, passivos e integração de sistemas

Essa separação funcional pode reduzir a quantidade de material III-V caro necessário, permitindo que cada chiplet seja fabricado em um processo otimizado.

Papéis dos Chiplets de InP, GaAs e GaN

Chiplets de InP

O fosfeto de índio é particularmente atraente para circuitos que operam acima de 100 GHz. Transistores bipolares de heterojunção de InP e transistores de alta mobilidade de elétrons podem fornecer alta velocidade de portador, forte ganho e desempenho de baixo ruído em frequências extremamente altas.

As funções potenciais dos chiplets de InP incluem:

• Amplificadores de potência de onda milimétrica e sub-terahertz
• Amplificadores de baixo ruído
• Drivers de modulador óptico
• Amplificadores transimpedância
• Fotodetectores de alta velocidade
• Circuitos front-end 6G
• Componentes de interconexão óptica de data center

O desafio é que os wafers de InP são menores, mais frágeis e mais caros do que os wafers de silício. Converter um wafer de InP completo em pequenos chiplets funcionais permite que o material disponível seja usado de forma mais eficiente.

Chiplets de GaAs

O arsenieto de gálio possui um ecossistema de fabricação estabelecido para dispositivos de micro-ondas e RF. As tecnologias GaAs pHEMT e HBT são amplamente utilizadas onde o desempenho de alta frequência, baixo ruído e amplificação de potência confiável são necessários.

Os chiplets de GaAs podem suportar:

• Amplificadores de potência de micro-ondas
• Front-ends de arranjo em fase
• Módulos de transmissão e recepção de radar
• Circuitos de comunicação por satélite
• Chaves de RF
• Amplificadores de baixo ruído
• Sistemas de sensores de alta frequência

O GaAs geralmente ocupa uma posição de desempenho e custo entre as tecnologias de RF baseadas em silício e os dispositivos mais especializados de InP ou GaN.

Chiplets de GaN

O nitreto de gálio combina alto campo de ruptura, alta densidade de potência e forte desempenho em alta frequência. É especialmente valioso para amplificadores de potência de RF que devem fornecer alta potência de saída sob condições operacionais exigentes.

Os chiplets de GaN podem ser usados em:

• Amplificadores de RF de alta potência
• Estações base 5G e 6G
• Radar de arranjo em fase
• Transmissores de comunicação por satélite
• Sistemas de guerra eletrônica
• Conversão de energia de alta frequência
• Circuitos de entrega de energia de data center

Os chiplets de GaN geram calor concentrado e requerem um projeto térmico cuidadoso. A seleção do substrato, a espessura do die, a metalização traseira e a estrutura de fixação do die influenciam fortemente a potência de saída alcançável e a confiabilidade a longo prazo.

O que é um Interposer de Silício de RF de 300 mm?

Um interposer de silício é um substrato intermediário colocado entre os chiplets ativos e o substrato do pacote ou placa de circuito impresso.

Ao contrário de um transportador mecânico básico, um interposer de silício de RF pode conter estruturas elétricas funcionais, como:

• Camadas de redistribuição de passo fino
• Vias através de silício
• Planos de terra
• Linhas de transmissão de impedância controlada
• Indutores
• Resistores
• Capacitores metal-insulator-metal
• Redes de distribuição de energia
• Estruturas de blindagem de RF
• Interconexões digitais de alta densidade

O uso de uma plataforma de silício de 300 mm permite que esses recursos sejam fabricados com equipamentos e processos derivados de fábricas de semicondutores avançadas.

Um interposer de RF deve controlar a perda e o comportamento parasita em frequências onde mesmo uma conexão curta pode afetar significativamente o desempenho do sistema. A largura da linha, a espessura do condutor, as propriedades dielétricas, a rugosidade da superfície, os caminhos de retorno e as transições entre as camadas devem ser considerados.

Desenvolvimentos recentes em interposers de RF de 300 mm demonstraram operação estendida para até 325 GHz e a integração de chiplets de InP com perda de inserção muito baixa. Isso indica que os interposers de silício podem funcionar como plataformas de integração ativa em nível de sistema, em vez de apenas transportadores de chip passivos.

Vantagens de Mover Componentes Passivos para o Interposer

A área de wafer III-V é cara. Usá-la para indutores grandes, capacitores ou outros componentes passivos pode aumentar o tamanho do chip sem aproveitar os principais benefícios do material.

Mover funções passivas selecionadas para o interposer de silício pode:

• Reduzir a área do chiplet III-V
• Diminuir o custo do material
• Melhorar o projeto de distribuição de energia
• Encurtar interconexões
• Reduzir a pegada do pacote
• Aumentar a integração do sistema
• Melhorar o particionamento de componentes
• Permitir a otimização independente de dispositivos ativos e passivos

Capacitores embutidos de alta densidade são particularmente importantes para entrega de energia local e desacoplamento. Pesquisas recentes em interposers de silício de RF de 300 mm relataram melhorias na densidade de capacitância de aproximadamente 10 a 100 vezes em comparação com capacitores convencionais integrados diretamente em alguns processos III-V.

O interposer, portanto, se torna parte do projeto elétrico, em vez de um substrato neutro.

Métodos de Ligação de Chiplets III-V

Várias abordagens de ligação podem ser consideradas para fixar chiplets III-V em interposers de silício.

Ligação por Termocompressão

A ligação por termocompressão aplica calor e pressão controlados para formar conexões elétricas e mecânicas entre pastilhas metálicas ou microbumps.

Metalurgias possíveis incluem:

• Cobre-a-cobre
• Ouro-a-ouro
• Ouro-estanho
• Cobre com tampas de solda
• Outros microbumps à base de solda

O método pode fornecer ligações fortes e passo de interconexão fino, mas o ciclo completo de temperatura e pressão deve ser compatível com o die III-V e a pilha do interposer.

Ligação Flip-Chip com Solda

A ligação flip-chip com microbumps de solda é relativamente madura e pode acomodar alguma variação de altura da superfície através da refusão da solda.

No entanto, as dimensões das juntas de solda, a formação intermetálica, o resíduo de fluxo e o comportamento do underfill devem ser controlados. Em frequências muito altas, a geometria do bump de solda também contribui para a indutância da interconexão e a descontinuidade de impedância.

Ligação Direta de Metal

A ligação direta de cobre ou ouro pode suportar passo de interconexão mais fino e caminhos elétricos mais curtos. Requer superfícies extremamente limpas, lisas e coplanares.

Partículas, camadas de óxido e topografia local podem impedir o contato completo e criar juntas eletricamente abertas ou mecanicamente fracas.

Ligação Híbrida

A ligação híbrida une simultaneamente interconexões de metal e superfícies dielétricas circundantes. Pode alcançar passo muito fino, mas requer controle rigoroso da planaridade da superfície, limpeza e alinhamento.

O processo é atraente para integração de alta densidade, embora os diferentes materiais e propriedades mecânicas dos chiplets III-V exijam um desenvolvimento de processo cuidadoso.

Ligação Assistida por Laser

A ligação assistida por laser fornece calor localizado na interface de ligação, em vez de aquecer todo o wafer e a pilha do pacote à mesma temperatura.

Vantagens potenciais incluem:

• Ciclos de ligação mais curtos
• Exposição térmica total reduzida
• Proteção de camadas de interposer sensíveis à temperatura
• Processamento localizado
• Redução do estresse térmico em nível de wafer
• Compatibilidade com interposers ricos em passivos

Em 2026, a imec relatou a ligação assistida por laser de chiplets III-V em um interposer de silício de RF de 300 mm com precisão de alinhamento abaixo de 600 nm e desalinhamento rotacional abaixo de 0,05 graus em 43 dispositivos. Medições de RF indicaram que o desempenho foi preservado após a montagem.

Esses resultados demonstram o potencial da ligação localizada, embora a qualificação de produção ainda exija extensa avaliação de confiabilidade, throughput e rendimento.

Por que a Planicidade da Superfície Importa

A ligação de chiplets de passo fino requer que as superfícies de acoplamento entrem em contato uniformemente. Se o chiplet ou o interposer não for suficientemente plano, algumas conexões podem ligar corretamente, enquanto outras permanecem abertas ou experimentam pressão inadequada.

Parâmetros geométricos críticos incluem:

• Variação total de espessura
• Variação de espessura local
• Curvatura do wafer
• Distorção do wafer
• Coplanaridade do die
• Uniformidade da altura do bump
• Recesso ou protuberância da pastilha de ligação
• Ondulação da superfície
• Exclusão de borda

A curvatura global do wafer descreve a curvatura geral do interposer de 300 mm. A planicidade local descreve variações menores dentro da área ocupada por um chiplet individual.

Ambos importam.

Um wafer pode satisfazer uma especificação de curvatura global, mas ainda conter topografia local que interfere com um pequeno die III-V. Inversamente, um local de ligação localmente plano ainda pode ser difícil de processar se o wafer completo não puder ser mantido uniformemente no mandril de ligação.

Fontes de Curvatura e Distorção do Interposer

A curvatura e a distorção podem ser geradas por várias partes do processo de fabricação do interposer:

• Estresse da camada dielétrica
• Camadas de redistribuição de cobre espessas
• Densidade de metal desigual
• Processamento de vias através de silício
• Afinamento do wafer
• Cura de polímero
• Componentes passivos embutidos
• Descasamento de expansão térmica
• Ligação e descolagem temporárias
• Metalização traseira

A densidade de metal deve ser distribuída o mais uniformemente possível. Uma grande área rica em cobre em um lado do interposer e uma área com pouco metal no outro podem gerar estresse desigual e distorção local.

A curvatura do wafer deve ser medida em vários estágios, incluindo antes do processamento da camada de redistribuição, após a metalização, após o afinamento e após o ciclo térmico final.

Espessura do Chiplet e Preparação da Parte Traseira

Chiplets III-V são frequentemente afinados para reduzir o comprimento do caminho elétrico, melhorar o desempenho térmico ou atender aos requisitos de altura do pacote.

No entanto, dies finos de InP e GaAs podem ser frágeis. Danos por retificação, lascamento de borda e estresse residual podem reduzir a resistência do die durante a seleção e ligação.

Parâmetros importantes do chiplet incluem:

• Espessura final do die
• Tolerância de espessura
• Rugosidade da parte traseira
• Paralelismo frente-trás
• Qualidade da borda
• Limites de lascamento
• Metalização traseira
• Resistência do die
• Status do teste de die conhecido como bom

A retificação da parte traseira deve ser normalmente seguida por um processo de alívio de estresse. Dependendo do material e da aplicação, isso pode incluir polimento, gravação a seco, gravação úmida ou tratamento de plasma.

Uma parte traseira lisa pode melhorar a adesão do metal e o contato da interface térmica, enquanto rugosidade excessiva ou contaminação podem aumentar a resistência térmica.

Precisão de Alinhamento em Passo de Interconexão Fino

O alinhamento se torna mais difícil à medida que o passo do bump e as dimensões das pastilhas diminuem. O sistema de ligação deve compensar:

• Tolerância dimensional do chiplet
• Distorção do interposer
• Expansão térmica durante a ligação
• Calibração da ferramenta de posicionamento
• Movimento do estágio do wafer
• Rotação do die
• Precisão da marca óptica

As marcas de alinhamento devem permanecer visíveis após as etapas de processamento anteriores e devem ser posicionadas de forma que representem com precisão a área de ligação local.

Para dispositivos de RF, o desalinhamento faz mais do que criar o risco de uma conexão aberta. Ele também pode alterar a geometria da interconexão e introduzir capacitância parasita, indutância ou descontinuidades de impedância.

Isso é particularmente importante em frequências de onda milimétrica e sub-terahertz.

Rugosidade e Limpeza da Superfície

A ligação direta de metal e a ligação híbrida requerem superfícies muito lisas. Partículas locais ou protuberâncias podem impedir que a área circundante se ligue.

Fontes de contaminação incluem:

• Resíduo de corte
• Resíduo de fotorresiste
• Óxido de metal nativo
• Contaminação orgânica
• Partículas de manuseio
• Detritos de retificação da parte traseira
• Produtos químicos de limpeza
• Materiais de embalagem

A preparação da superfície pode incluir limpeza úmida, ativação por plasma, remoção de óxido e secagem controlada.

O processo deve remover a contaminação sem danificar pastilhas de metal finas, camadas dielétricas ou superfícies III-V expostas.

A inspeção de partículas deve cobrir tanto o interposer quanto os chiplets individuais. Um interposer de wafer limpo não pode compensar dies conhecidos como bons contaminados.

Descasamento de Expansão Térmica

A montagem ligada contém materiais com diferentes coeficientes de expansão térmica.

Valores aproximados à temperatura ambiente incluem:

Valores exatos dependem da temperatura, orientação cristalina e condição do material.

Quando a montagem aquece e esfria, os materiais se expandem em quantidades diferentes. Isso cria estresse nos chiplets, bumps, underfill e interposer.

Ciclos térmicos repetidos podem contribuir para:

• Fadiga do bump
• Delaminação interfacial
• Trincamento do die
• Trincamento do underfill
• Danos na camada de redistribuição
• Alterações no desempenho de RF
• Aumento da resistência térmica

Chiplets menores geralmente experimentam menos expansão total do que um die III-V grande, que é uma razão pela qual arquiteturas de chiplet podem melhorar a integração mecânica. No entanto, juntas de passo fino ainda podem experimentar alto estresse local.

Gerenciamento Térmico de Chiplets de InP, GaAs e GaN

Chiplets III-V não geram cargas de calor iguais.

Amplificadores de potência de RF de GaN podem criar hotspots altamente concentrados. Dispositivos de InP e GaAs também podem ser sensíveis à temperatura da junção, especialmente onde o ganho, o ruído e a confiabilidade devem permanecer estáveis.

O caminho principal de calor pode passar por:

1. As camadas ativas do dispositivo
2. O substrato III-V
3. Metalização traseira ou bumps frontais
4. A interface de ligação
5. Underfill ou material de interface térmica
6. O interposer de silício
7. Substrato do pacote ou dissipador de calor
8. Sistema de resfriamento externo

Cada interface adiciona resistência térmica.

O interposer de silício pode ajudar a distribuir o calor, mas não deve ser tratado automaticamente como um dissipador de calor ideal. Camadas de redistribuição densas, camadas dielétricas, cavidades e underfill podem interromper o caminho térmico.

Opções de projeto térmico podem incluir:

• Chiplets III-V mais finos
• Pilares térmicos de cobre
• Vias térmicas através de silício
• Dissipadores de calor traseiros
• Fixação de die de alta condutividade
• Camadas de dissipação de calor de metal local
• Resfriamento microfluídico embutido
• Resfriamento em dupla face
• Isolamento térmico entre dies sensíveis

A solução correta depende da densidade de potência, temperatura de junção aceitável e se o calor deve ser espalhado lateralmente ou removido diretamente da parte traseira do chiplet.

Co-projeto de RF e Térmico

O projeto elétrico e térmico não pode ser otimizado independentemente.

Um grande plano de terra pode melhorar o comportamento de RF, ao mesmo tempo em que altera o estresse e a dissipação de calor. Camadas de polímero espessas podem reduzir a perda de RF, mas aumentar a resistência térmica. Estruturas de metal densas podem melhorar a condução de calor, introduzindo acoplamento parasita.

A colocação do chiplet deve considerar:

• Comprimento do sinal de RF
• Distância de entrega de energia
• Continuidade do retorno de terra
• Hotspots térmicos
• Aquecimento chiplet-a-chiplet
• Concentração de estresse mecânico
• Acesso a estruturas de resfriamento

Chiplets de GaN de alta potência não devem ser colocados perto de receptores de InP termicamente sensíveis sem analisar o acoplamento térmico.

A simulação em nível de sistema deve combinar modelos eletromagnéticos, térmicos e mecânicos antes que o layout do interposer seja finalizado.

Underfill e Encapsulamento

O underfill distribui o estresse mecânico e protege as interconexões finas, mas suas propriedades dielétricas e térmicas podem afetar o desempenho de RF.

Parâmetros importantes do underfill incluem:

• Viscosidade
• Tamanho da partícula de enchimento
• Temperatura de transição vítrea
• Módulo elástico
• CTE
• Condutividade térmica
• Absorção de umidade
• Constante dielétrica
• Perda dielétrica
• Encolhimento de cura
• Formação de vazios

Em altas frequências, o underfill ao redor dos bumps de sinal altera o ambiente eletromagnético local. Portanto, a seleção do material deve ser incluída na modelagem de RF.

O fluxo livre de vazios torna-se mais difícil à medida que o passo do bump diminui e a área do chiplet aumenta. Resíduo de fluxo ou contaminação da superfície podem restringir ainda mais o preenchimento capilar.

Fluxo de Fabricação Sugerido

Um processo simplificado de integração de chiplets III-V pode incluir:

1. Fabricar roteamento de RF, passivos e pastilhas de ligação no interposer de silício
2. Formar e revelar vias através de silício, se necessário
3. Afinar e finalizar a parte traseira do interposer
4. Medir TTV, curvatura, distorção e planicidade local
5. Fabricar e testar eletricamente os wafers fonte III-V
6. Afinar os wafers de InP, GaAs ou GaN conforme necessário
7. Cortar ou singulizar chiplets conhecidos como bons
8. Inspecionar bordas, superfícies e pastilhas de ligação do die
9. Limpar e ativar as interfaces de ligação
10. Alinhar e ligar cada chiplet
11. Aplicar underfill ou encapsulamento, se necessário
12. Realizar tratamento térmico e alívio de estresse
13. Inspecionar qualidade da ligação e alinhamento
14. Realizar testes elétricos, de RF e térmicos
15. Completar a montagem final do pacote e a qualificação de confiabilidade

A sequência exata depende se o processo usa ligação com solda, termocompressão, ligação direta, ligação híbrida ou ligação assistida por laser.

Requisitos de Inspeção e Metrologia

Métodos de inspeção recomendados incluem:

• Inspeção infravermelha
• Microscopia acústica de varredura
• Imagem de raio-X
• Inspeção de superfície óptica
• Interferometria de luz branca
• Microscopia de força atômica
• Mapeamento de curvatura e distorção do wafer
• Metrologia de alinhamento de ligação
• Teste de continuidade elétrica
• Análise de rede de RF
• Imagem térmica
• Medição térmica transiente

Nenhuma técnica única identifica todos os defeitos. Por exemplo, a imagem de raio-X pode revelar a geometria do bump, enquanto a microscopia acústica de varredura é mais adequada para detectar certos vazios e delaminação.

Os dados de metrologia devem ser correlacionados com os resultados elétricos e de RF para identificar quais defeitos físicos realmente afetam o desempenho do dispositivo.

Lista de Verificação de Aquisição

Ao adquirir interposers de silício e chiplets III-V, os compradores devem especificar o seguinte.

Interposer de Silício

• Diâmetro do wafer
• Orientação do silício
• Resistividade do silício
• Espessura do wafer
• TTV
• Curvatura e distorção
• Planicidade local do local de ligação
• Estrutura da camada de redistribuição
• Material e espessura do condutor
• Material dielétrico
• Diâmetro, passo e resistência do TSV
• Metalurgia da pastilha de ligação
• Uniformidade do passo e altura do bump
• Requisitos de componentes passivos
• Rugosidade da superfície
• Limites de partículas
• Exclusão de borda
• Formato do mapa do wafer

Chiplets III-V

• Material: InP, GaAs ou GaN
• Tecnologia do dispositivo
• Diâmetro do wafer fonte
• Dimensões do chiplet
• Espessura final do die
• Tolerância de espessura
• Paralelismo frente-trás
• Acabamento da parte traseira
• Metalurgia da pastilha de ligação
• Limites de lascamento de borda
• Resistência do die
• Critérios de teste de die conhecido como bom
• Temperatura máxima de ligação
• Requisitos de umidade e armazenamento

Processo de Montagem

• Método de ligação
• Passo da interconexão
• Tolerância de alinhamento
• Tolerância rotacional
• Força de ligação
• Orçamento térmico
• Processo de ativação de superfície
• Material de underfill
• Critérios de aceitação de vazios
• Requisito de ciclo térmico
• Frequência de teste de RF
• Plano de qualificação de confiabilidade

Aplicações

Chiplets III-V em interposers de silício de RF poderiam suportar:

• Módulos front-end além do 5G e 6G
• Sistemas sem fio sub-terahertz
• Interconexões ópticas de data center de IA
• Chaves de rede de alta velocidade
• Radar de arranjo em fase
• Radar automotivo
• Comunicação por satélite
• Eletrônicos aeroespaciais e de defesa
• Instrumentação científica
• Imagem e sensoriamento de alta frequência

A mesma plataforma de integração pode ser adaptada alterando a combinação e o posicionamento dos chiplets, em vez de redesenhar cada função em um único processo monolítico.

Perguntas Frequentes

Por que não fabricar todo o sistema em InP, GaAs ou GaN?

Materiais III-V oferecem excelente desempenho para funções selecionadas, mas são mais caros e menos escaláveis do que o silício para circuitos digitais e passivos grandes. Chiplets reservam material III-V para áreas onde ele cria o maior benefício.

Por que usar um interposer de silício em vez de um substrato orgânico?

Interposers de silício podem suportar roteamento mais fino, geometria mais precisa, interconexões menores e estruturas passivas integradas. Essas vantagens se tornam importantes em frequências muito altas.

Qual material III-V é o melhor?

InP é atraente para funções de ultra-alta frequência e optoeletrônicas. GaAs fornece desempenho de RF maduro. GaN é preferido onde alta densidade de potência e resistência à ruptura são necessárias. Muitos sistemas podem usar mais de um material.

Qual é o maior desafio de ligação?

A ligação de passo fino requer controle simultâneo de limpeza da superfície, planicidade local, coplanaridade do bump, alinhamento e estresse térmico. Falha em qualquer área pode reduzir o rendimento.

Um interposer de 300 mm pode conter chiplets de wafers menores?

Sim. Uma vantagem da integração die-para-wafer é que chiplets fabricados em wafers menores de InP, GaAs ou GaN podem ser montados em uma plataforma de silício de 300 mm.

Por que o gerenciamento térmico é difícil?

Os chiplets geram diferentes densidades de calor, e o calor deve atravessar múltiplas interfaces. Estruturas dielétricas e de interconexão otimizadas para RF também podem restringir o caminho térmico.

Conclusão

A integração de chiplets III-V em interposers de silício de RF de 300 mm oferece uma rota prática para combinar o desempenho de alta frequência e alta potência de InP, GaAs e GaN com a escala de fabricação do silício CMOS.

A tecnologia pode reduzir a quantidade de material III-V caro necessário, mover componentes passivos para o interposer e criar sistemas compactos para data centers de IA, comunicações 6G, radar e aplicações de satélite.

No entanto, a integração heterogênea introduz requisitos mecânicos e térmicos exigentes.

A TTV do interposer, curvatura, planicidade local, espessura do chiplet, coplanaridade da pastilha e precisão do alinhamento determinam se as conexões de passo fino podem ser formadas de forma confiável. Diferenças na expansão térmica criam estresse durante a ligação e operação, enquanto hotspots III-V concentrados requerem caminhos de remoção de calor cuidadosamente projetados.

O desenvolvimento bem-sucedido, portanto, requer co-projeto elétrico, mecânico e térmico. Os compradores devem definir a pilha completa de materiais, o processo de ligação e a meta de confiabilidade antes de selecionar as especificações do chiplet e do interposer.

À medida que a indústria avança de demonstrações isoladas para sistemas heterogêneos fabricáveis, a geometria consistente do wafer, a qualidade de die conhecido como bom, a ligação avançada e a metrologia em nível de wafer serão tão importantes quanto o desempenho dos próprios materiais III-V.