Visão Geral Abrangente de Empacotamento em Nível de Wafer (WLP): Tecnologia, Integração, Desenvolvimento e Principais Atores

Visão Geral do Empacotamento em Nível de Wafer (WLP)

O Empacotamento em Nível de Wafer (WLP) representa uma tecnologia de empacotamento de circuito integrado (CI) especializada, caracterizada pela execução de todos os processos críticos de empacotamento enquanto a bolacha de silício permanece intacta—antes de ser cortada em chips individuais. Em seus primeiros projetos, o WLP exigia explicitamente que todas as conexões de entrada/saída (I/O) fossem totalmente confinadas dentro dos limites físicos de um único chip (configuração fan-in), alcançando uma verdadeira estrutura de pacote em escala de chip (CSP). Este processamento sequencial da bolacha completa forma a base do WLP fan-in.

De uma perspectiva de integração de sistema, as principais restrições desta arquitetura residem em:

1. Acomodar o número necessário de conexões de I/O dentro do espaço limitado sob o chip.
2. Garantir a compatibilidade com os projetos subsequentes de roteamento de placas de circuito impresso (PCB).

Impulsionado pela demanda implacável por miniaturização, frequências operacionais mais altas e redução de custos, o WLP surgiu como uma alternativa viável quando as soluções de empacotamento tradicionais (por exemplo, ligação por fio ou interconexões flip-chip) não conseguem atender a esses requisitos rigorosos.

Evolução para Fan-Out WLP
 

O cenário do WLP se expandiu para incluir soluções de empacotamento inovadoras que desafiam as limitações das estruturas fan-in padrão—agora classificadas como fan-out WLP (FO-WLP). O processo principal envolve:

1. Incorporação de Chip:Chips singulados são colocados em um polímero ou outro material de substrato com um fator de forma de bolacha padrão, criando uma bolacha reconstituída.
2. Expansão RDL:A bolacha artificial passa pelos mesmos processos de empacotamento que as bolachas convencionais. O espaçamento entre os chips é projetado para preservar as áreas periféricas do substrato, permitindo camadas de redistribuição (RDLs) fan-out que estendem as interconexões elétricas além da pegada original do chip.

Esta inovação permite que chips miniaturizados mantenham a compatibilidade com os passos de matriz de esferas (BGA) WLP padrão sem ampliação física. Consequentemente, a aplicabilidade do WLP agora se estende além das bolachas de silício monolíticas para incluir substratos híbridos em nível de bolacha, categorizados coletivamente sob WLP.

Com a introdução de vias através do silício (TSVs), dispositivos passivos integrados (IPDs), técnicas fan-out chip-first/chip-last, empacotamento MEMS/sensor e integração heterogênea processador-memória, diversas arquiteturas WLP alcançaram a comercialização. Como ilustrado na Figura 1, o espectro abrange:

• Pacotes em escala de chip em nível de bolacha (WLCSPs) de baixa I/O
• Soluções fan-out de alta densidade de I/O e alta complexidade

Esses avanços abriram novas dimensões no empacotamento em nível de bolacha.

Figura 1 Integração heterogênea usando WLP

I. Empacotamento em Escala de Chip em Nível de Bolacha (WLCSP)
 

O WLCSP surgiu por volta de 2000, principalmente limitado ao empacotamento de chip único. Devido ao seu design inerente, o WLCSP oferece capacidades de integração multi-componente restritas. A Figura 2 mostra uma estrutura básica de WLCSP de chip único.

Figura 2 Modo Único Básico

Contexto Histórico

Antes do WLCSP, a maioria dos processos de empacotamento (por exemplo, retificação, corte, ligação por fio) eram mecânicos e realizados após o corte (Figura 3).

Figura 3 Fluxo de Processo de Empacotamento Tradicional

O WLCSP evoluiu naturalmente a partir do bumping de bolacha—uma prática que a IBM foi pioneira desde a década de 1960. A principal distinção reside no uso de esferas de solda com passo maior em comparação com o bumping tradicional. Ao contrário do empacotamento convencional, quase todos os processos WLCSP são executados em paralelo na bolacha completa (Figura 4).

Figura 4 Fluxo do Processo de Pacote em Escala de Chip em Nível de Bolacha (WLCSP)

Avanços e Desafios

1. Miniaturização:A abordagem direta de chip-como-pacote do WLCSP produz o menor fator de forma comercialmente viável, amplamente adotado em dispositivos móveis compactos.
2. Integração RDL:As primeiras versões dependiam apenas da metalização sob a saliência (UBM) e esferas de solda. A crescente complexidade exigiu camadas de redistribuição (RDLs) para desacoplar a colocação das esferas das almofadas de ligação, aumentando a complexidade estrutural.
3. Integração Heterogênea:Inovações permitiram o empilhamento "estilo gambá"—um chip secundário fino ligado por flip-chip sob o chip primário, precisamente encaixado nas lacunas das esferas de solda (Figura 5).

Figura 5 WLCSP, o segundo molde é instalado no lado inferior

Integração 3D via TSVs

O advento das vias através do silício (TSVs) facilitou as conexões de dupla face em WLCSPs. Embora a integração TSV empregue abordagens "via-first" e "via-last", o WLCSP adota uma metodologia "via-last". Isso permite:

• Montagem na parte superior de chips secundários (por exemplo, chips lógicos/analógicos em MEMS, ou vice-versa) (Figura 6).

Figura 6 Montagem de Dupla Face de Vias Através do Silício WLCSP

• Substituição do empacotamento chip-on-board (COB) em sensores de imagem CMOS automotivos (por exemplo, 5,82 mm × 5,22 mm, pacotes BSI de 850μm de espessura com TSVs com relação de aspecto 3:1, 99,27% de conteúdo de silício) (Figura 7).

Figura 7 (a) Vista tridimensional da estrutura CIS-WLCSP; (b) Corte transversal do CIS-WLCSP.

Confiabilidade e Dinâmica da Indústria

À medida que os nós de processo diminuem e as dimensões do WLCSP aumentam, os desafios de confiabilidade e interação chip-pacote (CPI) se intensificam—abrangendo fabricação, manuseio e montagem de PCB.

• Proteção de Seis Lados (6S): Soluções como a série fan-in M (licenciada da Deca Technologies) atendem às necessidades de proteção das paredes laterais.

• Cadeia de Suprimentos: Dominada por OSATs (ASE/SPIL, Amkor, JCET), com fundições (TSMC, Samsung) e IDMs (TI, NXP, STMicroelectronics) desempenhando papéis fundamentais.

Como fornecedor especializado de soluções de empacotamento em nível de bolacha, a ZMSH oferece tecnologias avançadas de WLP, incluindo configurações fan-in e fan-out para atender às crescentes demandas de aplicações de semicondutores. Fornecemos serviços completos, desde o projeto até a produção em volume, com experiência em interconexões de alta densidade e integração heterogênea para MEMS, sensores e dispositivos IoT. Nossas soluções abordam os principais desafios da indústria em miniaturização e otimização de desempenho, ajudando os clientes a acelerar os ciclos de desenvolvimento de produtos. Com vasta experiência em bumping, formação de RDL e testes finais, oferecemos soluções de empacotamento confiáveis e econômicas, adaptadas aos requisitos específicos da aplicação.